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Table 19: Common Memory Read timing (1)
Cycle Time Mode
250ns
120ns
100ns
80ns
Item
Symbol
IEEEE
Symbol
Min
(ns)
Max
(ns)
Min
(ns)
Max
(ns)
Min
(ns)
Max
(ns)
Min
(ns)
Max
(ns)
Output Enable Access Time
Output Disable Time from OE
Address Setup Time
Address Hold Time
CE Setup before OE
CE Hold following OE
ta(OE)
tdis(OE)
tsu(A)
th(A)
tsu(CE)
th(CE)
tGLQV
tGHQZ
tAVGL
tGHAX
tELGL
tGHEH
30
20
0
20
125
100
15
15
0
15
60
60
10
15
0
15
50
50
10
10
0
10
45
45
18
Swissbit CF does not assert the WAIT signal.
Figure 5: Common Memory Write Waveforms
Table 20: Common Memory Write Timing(1)
Cycle Time Mode
250ns
120ns
100ns
80ns
Item
Symbol
IEEEE
Symbol
Min
(ns)
Max
(ns)
Min
(ns)
Max
(ns)
Min
(ns)
Max
(ns)
Min
(ns)
Max
(ns)
Data Setup before WE
Data Hold following WE
WE Pulse Width
Address Setup Time
CE Setup before WE
Write Recovery Time
Address Hold Time
CE Hold following WE
tsu(D-WEH)
th(D)
tw(WE)
tsu(A)
tsu(CE)
trec(WE)
th(A)
th(CE)
tDVWH
tIWMDX
tWLWH
tAVWL
tELWL
tWMAX
tGHAX
tGHEH
80
30
150
30
0
30
20
20
50
15
70
15
0
15
15
15
40
10
60
10
0
15
15
15
30
10
55
10
0
15
10
10
19
Swissbit CF does not assert the WAIT signal.
Swissbit AG
Industriestrasse 4
Swissbit reserves the right to change products or specifications without notice.
Revision: 1.51
CH-9552 Bronschhofen
Switzerland
www.swissbit.com
industrial@swissbit.com
C-300_data_sheet_CF-HxBK_Rev151.doc
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